微电子所在新型纳米环栅CMOS工艺与器件技术方面获进展
随着集成电路制造技术持续演进，堆叠纳米片环栅场效应晶体管(stacked nanosheets gaa fet)在3纳米以下节点将替代传统鳍型晶体管(finfet)，进一步推动半导体产业发展。然而，面对大规模制造的需求，gaa晶体管技术需突破n型与p型器件工作电流(ion)严重失配和阈值电压(vth)调控困难等挑战。这对纳米片沟道材料和高κ金属栅材料提出了更多的技术创新要求。因此，针对gaa晶体管进行器件结构创新，已成为未来逻辑器件工艺研究的重要方向。
近日，中国科学院微电子研究所先导中心研究员殷华湘团队基于主流gaa晶体管的制造工艺，在体硅衬底上通过调整sige/si叠层外延中底部sige层的ge含量，并在后栅沟道中采用纳米级高选择比sige层刻蚀技术，设计并制备出沟道结构类似鱼骨状的gaa器件(fishbonefet)。
由于在传统堆叠si纳米片间引入额外的应变sige nano-fin结构，在相同的平面投影面积下大幅增加了gaa器件中的沟道导电面积并提升了p型器件的驱动性能。相比同类型的树型(tree-like)gaa器件(treefet)，该研究设计的fishbonefet进一步改善了n型与p型器件的电学性能失配问题，并利用单一功函数金属栅材料实现了面向cmos器件的阈值调控，解决了fishbonefet晶体管在cmos集成中的关键问题。
基于上述创新技术，科研团队研制出兼容主流gaa器件工艺的cmos fishbonefet和treefet器件，获得高的n/pfet器件电流开关比，在单一功函数金属栅下获得更为平衡的n型与p型gaa器件驱动性能匹配。研究发现，n型treefet和fishbonefet在抑制短沟道器件的漏致势垒降低(dibl)效应上更具优势，且treefet较fishbonefet具有更低的dibl效应。科研团队提出了应变sige nano-fin中的价带补偿理论，解释了新结构中的特殊电学效应，为新型gaa晶体管导入高性能cmos集成电路应用建立了关键技术路径。
近日，相关研究成果以investigation of fabricated cmos fishbonefets and treefets with strained sige nano-fins on bulk-si substrate为题，发表在《电气和电子工程师协会电子器件快报》(ieee electron device letters)上，并被选为主编重点推荐和“亮点文章”(editors'picks)。研究工作得到中国科学院战略性先导专项(a类)和国家自然科学基金委员会等的支持。
(a)新型fishbonefet与treefet结构的tem结果；(b)堆叠sige/si层中sige材料双端刻蚀深度随ge含量变化趋势；(c)100nm栅长器件的ids-vgs特性@vdsat=±0.9v；(d)器件的dibl效应随栅长变化关系；(e)si ns和应变sige nano-fin的能带示意图。
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